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El acta ha sido enviada 28 Ene 201228/01/12 a las 17:34 hrs.2012-01-28 17:34:28
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Tarea 3 (Fecha entrega: 17/01/2012) 5 Ene 201205/01/12 a las 12:01 hrs.2012-01-05 12:01:05
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Tarea 3 5 Ene 201205/01/12 a las 11:59 hrs.2012-01-05 11:59:05
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Tarea 2 5 Ene 201205/01/12 a las 11:53 hrs.2012-01-05 11:53:05
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Encuesta Docente de Mitad de Semestre 5 Dic 201105/12/11 a las 10:02 hrs.2011-12-05 10:02:05
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Tarea 1 27 Nov 201127/11/11 a las 23:35 hrs.2011-11-27 23:35:27
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Tarea 2 (Fecha entrega: 11/12/2011) 27 Nov 201127/11/11 a las 23:15 hrs.2011-11-27 23:15:27
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Tarea2 27 Nov 201127/11/11 a las 23:14 hrs.2011-11-27 23:14:27
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dc_setting 21 Nov 201121/11/11 a las 15:35 hrs.2011-11-21 15:35:21
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Clases mañana miercoles 9 8 Nov 201108/11/11 a las 11:29 hrs.2011-11-08 11:29:08
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Tarea 1 (Fecha entrega: 16/11/2011) 2 Nov 201102/11/11 a las 17:40 hrs.2011-11-02 17:40:02
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El servicio 'Tareas' ha sido activado 2 Nov 201102/11/11 a las 17:39 hrs.2011-11-02 17:39:02
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Tarea1 2 Nov 201102/11/11 a las 17:36 hrs.2011-11-02 17:36:02
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synopsys_dc.setup 2 Nov 201102/11/11 a las 17:10 hrs.2011-11-02 17:10:02
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High Level Simulation 2 Nov 201102/11/11 a las 17:03 hrs.2011-11-02 17:03:02
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Conectarse al Servidor 2 Nov 201102/11/11 a las 17:01 hrs.2011-11-02 17:01:02
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0. Introduccion 25 Oct 201125/10/11 a las 11:56 hrs.2011-10-25 11:56:25
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11. Design for Test 25 Oct 201125/10/11 a las 11:55 hrs.2011-10-25 11:55:25
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10. Low Power Design 25 Oct 201125/10/11 a las 11:54 hrs.2011-10-25 11:54:25
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9. Test Benches and Verification 25 Oct 201125/10/11 a las 11:54 hrs.2011-10-25 11:54:25
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8. Finite state machines 25 Oct 201125/10/11 a las 11:53 hrs.2011-10-25 11:53:25
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6. Design with verilog 25 Oct 201125/10/11 a las 11:53 hrs.2011-10-25 11:53:25
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7. Hierarchy and partitioning 25 Oct 201125/10/11 a las 11:53 hrs.2011-10-25 11:53:25
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5. How to design complex digital systems 25 Oct 201125/10/11 a las 11:52 hrs.2011-10-25 11:52:25
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4. Introduction to Design with Verilog 25 Oct 201125/10/11 a las 11:52 hrs.2011-10-25 11:52:25
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