Re (3): [Control 2] Reclamo 7 Dic 201807/12/18 a las 20:28 hrs.2018-12-07 20:28:07

Claudio Urbina L.

Re (2): [Control 2] Reclamo 7 Dic 201807/12/18 a las 20:14 hrs.2018-12-07 20:14:07

Yerko Meza

[Examen] Votación 7 Dic 201807/12/18 a las 18:50 hrs.2018-12-07 18:50:07

Sergio Saavedra Torres

[Examen] Cambio de Fecha (propuesta) 7 Dic 201807/12/18 a las 18:45 hrs.2018-12-07 18:45:07

Sergio Saavedra Torres

El servicio 'Votaciones' ha sido activado 7 Dic 201807/12/18 a las 18:21 hrs.2018-12-07 18:21:07

Sergio Saavedra Torres

Re (2): Sala del C3 7 Dic 201807/12/18 a las 16:07 hrs.2018-12-07 16:07:07

Sergio Saavedra Torres

Re (1): Sala del C3 7 Dic 201807/12/18 a las 16:01 hrs.2018-12-07 16:01:07

Camilo Jara Do Nascimento

Sala del C3 7 Dic 201807/12/18 a las 15:02 hrs.2018-12-07 15:02:07

Luciano Voglio N.

Re (3): Indirect Addressing 7 Dic 201807/12/18 a las 04:10 hrs.2018-12-07 04:10:07

Camilo Jara Do Nascimento

Re (2): Indirect Addressing 7 Dic 201807/12/18 a las 02:30 hrs.2018-12-07 02:30:07

Sergio Saavedra Torres

Re (1): Indirect Addressing 6 Dic 201806/12/18 a las 20:52 hrs.2018-12-06 20:52:06

Camilo Jara Do Nascimento

Re (3): Trabajo en el Laboratorio el día Sábado 8 de Diciembre. 6 Dic 201806/12/18 a las 18:25 hrs.2018-12-06 18:25:06

Diego Vega

Re (2): Trabajo en el Laboratorio el día Sábado 8 de Diciembre. 6 Dic 201806/12/18 a las 18:09 hrs.2018-12-06 18:09:06

Luis D. Osorio

manualPic (1).pdf 6 Dic 201806/12/18 a las 18:02 hrs.2018-12-06 18:02:06

David Rivas R.

Re (1): Trabajo en el Laboratorio el día Sábado 8 de Diciembre. 6 Dic 201806/12/18 a las 17:33 hrs.2018-12-06 17:33:06

David Rivas R.

Trabajo en el Laboratorio el día Sábado 8 de Diciembre. 6 Dic 201806/12/18 a las 17:10 hrs.2018-12-06 17:10:06

Maximiliano Jones

Indirect Addressing 6 Dic 201806/12/18 a las 16:36 hrs.2018-12-06 16:36:06

Camilo Jara Do Nascimento

Assembly Basic Tutorial 6 Dic 201806/12/18 a las 15:36 hrs.2018-12-06 15:36:06

Sergio Saavedra Torres

Modulo_Controlador_ADC_DAC_Verilog.rar 6 Dic 201806/12/18 a las 11:29 hrs.2018-12-06 11:29:06

Ignacio Bugueño

Dual_Port_RAM_Verilog_Module.rar 6 Dic 201806/12/18 a las 11:29 hrs.2018-12-06 11:29:06

Ignacio Bugueño

DAC_Verilog_Module.rar 6 Dic 201806/12/18 a las 11:29 hrs.2018-12-06 11:29:06

Ignacio Bugueño

Re (1): [Control 2] Reclamo 5 Dic 201805/12/18 a las 19:51 hrs.2018-12-05 19:51:05

Claudio Urbina L.

[Control 2] Reclamo 5 Dic 201805/12/18 a las 05:35 hrs.2018-12-05 05:35:05

Sergio Saavedra Torres

Re (9): [Auxiliar 6] Verilog 4 Dic 201804/12/18 a las 20:11 hrs.2018-12-04 20:11:04

Esteban Ávalos S.

Re (8): [Auxiliar 6] Verilog 4 Dic 201804/12/18 a las 19:14 hrs.2018-12-04 19:14:04

David Rivas R.